摘要
近日，总部位于比利时的纳米技术研究机构Imec本周在其年度技术论坛ITF上公布了更新后的发展路线图，该路线图指出芯片制造商未来将面临严峻的挑战。 CMOS 晶体管的下一个发展阶段（地球上几乎所有芯片都采用这种晶体管）将是互补型场效应晶体管（CFET：complementary FET），Imec预测其商业化应用将在2033年左右开始。 如下图所说，顶行展示了芯片的“节点”，从目前的N2（“2纳米节点”）一直到2041年左右的A2（“2埃节点”，2埃=0.2纳米）。让我打破你的幻想：N2实际上并不代表芯片上任何物理尺寸的2纳米。这只是行业营销手段。这些数字几年前就不再反映晶体管的实际尺寸了。当然，还有其他一些数字确实有意义，我稍后会讲到。节点名称代表的是代际里程碑，每一步都承诺在密度、性能和能效方面带来显著的芯片改进。每个节点都会为世界带来一波又一波的创新，其中一些可能包含下一个“杀手级产品”，因为这才是芯片制造商最初追求的目标。 Imec 的最新路线图显示，从 2033 年左右的 A7 节点开始，晶体管的结构将发生变化。以下是解读该路线图的指南。 A7：业内称之为“7埃”工艺节点。这只是一个名称；晶体管中并不一定存在实际长度为7埃的结构。 CPP：接触多晶硅间距是指从一个晶体管到另一个晶体管的距离，单位为纳米。 Cell：单元高度是指逻辑单元的最小尺寸，单位为纳米。 4.5T：最小逻辑单元内可容纳的并行互连（走线）数量。 0.55NA EUV：采用更高数值孔径 (0.55) 的EUV光刻技术，这意味着它可以打印比当今 0.33NA 机器更精细的特征。 MP：这是 EUV 可以产生的最小间距，即两条线之间的距离。 众所周知，逻辑设计是通过使用标准逻辑单元（可以理解为芯片中每个门的基本构建模块）来实现的，而接触多晶硅间距 (CPP) 是决定标准单元宽度的主要因素。虽然它由几个要素构成，但归根结底是指晶体管栅极之间的最小中心距。CPP 从 N2 工艺的 48nm 降至 A3 工艺的 39nm。这决定了晶体管彼此之间的间距。 因此，单元高度是指标准逻辑单元的垂直尺寸。它从 N2 的大约 132nm 缩小到 A3 的大约 50nm，几乎缩小了 3 倍。 将以上两点结合起来，就可以得到标准单元格的面
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