摘要
5 月 25 日，由电气电子工程师学会（IEEE）举办的「国际电路系统研讨会」ISCAS 2026 在上海举行。 在会上，华为半导体业务部总裁何庭波进行了题为《半导体新路径探索与实践》的演讲，提出了一个全新的半导体发展定律： 应当以「时间缩微」替代「几何缩微」作为半导体与电子系统演进的新指导原则，通过逻辑折叠（LogicFolding）等创新技术，持续压缩信号传播时延、提升晶体管密度，从而实现半导体与电子系统的持续演进。 图｜微博 @人民日报 这个足以与年过半百的「摩尔定律」并驾齐驱的新理论，被华为称为「韬定律」（Tau Scaling Law）。 什么是韬定律 对于韬定律，我们首先需要知道的是： 「韬定律」里的「韬」不像摩尔定律那样，代表某个人的名字，而是集成电路设计中的时间常数 τ（希腊字母 tau）。 τ 本身的概念非常简单，它代表了电路中信号电压发生转变（充电或放电）的快慢程度，可以用基本公式 τ = 电阻R × 电容C 来计算。 更笼统地说——虽然我们通常将芯片二进制信号 0 和 1 理解成「非此即彼」的状态，两者之间是瞬间切换的，但在现实世界中并非如此。 由于芯片和导线内部存在着各种形式的电阻和电容，表示 0 和 1 的电信号其实不是瞬间跳变的。 这种信号变化更像是电池一样：充电快满了才算「1」，几乎把电放空才算「0」。 而在「从空充满」和「从满放空」之间会有一个极为短暂的切换时间，这个时间就是 τ 。 因此，你可以把 τ 理解成和 GHz 类似的「频率参数」，两者是相辅相成的—— τ 值越低，芯片区分 0 和 1 的速度就越快，晶体管开关切换的频率就越快，芯片每秒钟执行指令的速度 GHz 自然也越高。 过去五十多年里，晶体管的体积占芯片大头，τ 延迟的主要来源是晶体管，摩尔定律指导下优化晶体管的体积对于频率提升的收益是显著的。 如今 3nm、2nm 晶体管自己的延迟极小，但周围导线被迫做得极细，反而导致内阻升高、τ 变大，宏观表现就是芯片提频越来越困难。 正是在这种背景下，华为的「韬定律」提出换个方向，不再以晶体管密度作为芯片未来发展的衡量标准——…
摘要可能不完整，可查看原文