中国首次提出半导体演进新原则：华为“韬定律”5 年内冲刺等效1.4nm制程，麒麟、昇腾将先后落地量产 文章

“我们采用的是全球最先进的制程工艺”，每年的苹果 iPhone 发布会上，库克总要把这句话挂在嘴边。潜台词很清楚：先进制程 = 更小晶体管 = 更快更省电。然而，随着芯片迭代节奏不断加速、物理制程逼近极限，统治行业超过半个世纪“摩尔定律”也开始穷途末路，尤其在半导体先进制程受阻的中国市场。现在，华为硬生生蹚出了一条新路子。今天（5 月 25 日），在 IEEE 国际电路系统研讨会（ISCAS 2026）上，华为董事、半导体业务部总裁何庭波发表主旨演讲，正式提出半导体演进新原则：“韬（τ）定律”：以“时间（τ）缩微”替代传统的“几何缩微”。《人民日报》对此评价极高，称其为“中国在全球半导体领域首次提出指导产业发展的新原则”。目前，由何庭波署名的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》已提交至中国科学院科技论文预发布平台，论文详细介绍了“韬（τ）定律”，并展示了两个量产级别的验证案例：在移动SoC方面，逻辑折叠技术在相同器件节点下，实现了晶体管密度55%的阶跃式提升，以及41%的能效增益；在AI系统方面，由具备内存语义统一总线架构、近封装 Hi-ONE光学I/O，以及edge-to-surface 3D折叠技术共同构成的协同设计技术栈，预计到2035年将实现超过100倍的硬件集成度增长。此外论文提出，到2030年前后，昇腾990将首次把逻辑折叠技术引入AI加速器领域。研讨会上，何庭波表示，预计到 2031 年，基于韬定律的高端芯片晶体管密度，将达到国际领先的 1.4nm 等效水平。而这第一块试金石，将交给今年秋季发布的麒麟新芯片（或为麒麟 9040 系列）。它将首发搭载“逻辑折叠（LogicFolding）”技术，在制程节点不变的情况下，实现晶体管密度与性能的大幅跃升。何庭波介绍，“韬定律”贯穿从器件、电路、芯片到系统层面的多层级协同优化体系。过去六年，华为已基于该定律成功量产 381 款芯片。面对先进制程的物理极限与外部封锁，华为这次释放的信号已经很明确：不能只等着制程往前走，芯片设计和系统架构也要成为新的性能杠杆。为什么“缩小晶体管”这条路越来越难走过去半个多世纪，半导体行业的基本逻辑都是：把晶体管做小。尺寸越小，同一面积塞下的晶体管数量得越多，芯片就更快、更省电；